module mux41(a,s,y);
  input   [7:0] a;    //声明1个wire型输入变量a，其宽度为8位。
  input [1:0] s;        // 
  output [1:0]  y;           // 声明1个wire型输出变量y，其宽度为2位。

  //assign  y = (~s&a)|(s&b);  // 实现电路的逻辑功能。
  MuxKey #(4, 2, 2) i0 (y, s, {
	  2'b00, a[1:0],
	  2'b01, a[3:2],
	  2'b10, a[5:4],
	  2'b11, a[7:6]
	  });
endmodule
